ČSN EN 61691-3-3 (013750) Zrušená norma

Jazyky pro popis chování systému - Část 3-3: Syntéza v jazyku VHDL

ČSN EN 61691-3-3 Jazyky pro popis chování systému - Část 3-3: Syntéza v jazyku VHDL
titulní stránka
(kliknutím zvětšíte)
Tuto normu nelze objednat, jelikož byla zrušena.
Pokud byste ji přesto chtěli zajistit, vyplňte prosím poptávkový formulář.

Anotace obsahu normy

Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh.
Tato část normy je založena na dokumentu IEEE Std 1076-3:1997: Norma IEEE - Syntéza sad. Podporuje syntézu v jazyku VHDL a ověřování hardwarových návrhů pomoci definice typů vektorů pro zobrazení celočíselných hodnot se znaménkem i bez znaménka.

Označení ČSN EN 61691-3-3 (013750)
Katalogové číslo 64774
Cena 65 Kč65
Datum schválení 1. 5. 2002
Datum účinnosti 1. 6. 2002
Jazyk angličtina (obsahuje českou národní předmluvu a informaci, kde je možno opatřit anglický originál)
Počet stran 4 strany formátu A4
EAN kód 8590963647746
Norma byla zrušena k 1. 6. 2023
Dostupnost skladem (tisk na počkání)
foo